Simulic
Deutsch

CPU-Leistung – Taktfrequenz, Kerne, Cache und System-on-a-Chip

InformatikComputer und HardwareAlter 16–17

Wird geladen …

Mit meiner Klasse nutzen ✨ Mit KI anpassen Problem melden

Stellen Sie Taktfrequenz, Anzahl der Kerne und Größe des L2-Caches ein und starten Sie fünf Arten von Aufgaben, um zu sehen, wie lange jede dauert. Ein Diagramm der Kernaktivität trennt seriellen Teil, parallelen Teil und Wartezeit auf den Speicher, und ein Graph zum Amdahlschen Gesetz zeigt, warum zusätzliche Kerne eine Grenze haben. Der Reiter Speicherhierarchie verfolgt Lesezugriffe über Register, L1, L2 und RAM und zeigt Cache-Treffer, Fehlzugriffe und Lokalität; der Reiter System-on-a-Chip vergleicht Leistungsaufnahme und Rechenleistung.

Lektion: CPU-Leistung: Taktfrequenz, Anzahl der Kerne, Cachegröße und Pipelining; Speicherhierarchie; System-on-a-Chip (SoC)

Was sie zeigt

Drei Faktoren bestimmen, wie schnell ein Prozessor eine Aufgabe erledigt. Die Taktfrequenz legt fest, wie viele Takte pro Sekunde ablaufen; mehr Kerne helfen nur beim parallelisierbaren Teil der Aufgabe, so sagt es das Amdahlsche Gesetz: Beschleunigung = 1 / ((1 − p) + p/n). Der Cache ist ein kleiner, schneller Speicher nahe an den Kernen: Ein Treffer erspart einen langsamen Zugriff auf den RAM, und Programme mit guter Lokalität erzielen viel mehr Treffer. Pipelining überlappt die Phasen mehrerer Befehle. Ein System-on-a-Chip vereint CPU, GPU, Speicher und Funkmodule auf einem Chip und spart so Energie und Platz.

So funktioniert es

Unter Leistungstest stellen Sie Taktfrequenz, Kerne und L2-Cache ein, wählen eine Aufgabe und den Parallelen Anteil p, setzen das Häkchen bei Pipelining und klicken auf Test starten und In Tabelle übernehmen, um zu vergleichen. Unter Speicherhierarchie wählen Sie ein Programm und klicken auf Schritt oder Start, um zu sehen, ob jeder Lesezugriff in L1, in L2 oder erst im RAM landet. Unter System-on-a-Chip tippen Sie auf einen Block und wechseln den Aufbau.

Einstellbare Parameter

  • Start-Reiter Leistungstest, Speicherhierarchie, System-on-a-Chip
  • Taktfrequenz 1–5 GHz
  • Anzahl der Kerne 1–16
  • Größe des L2-Caches 0,5 MB, 1 MB, 2 MB, 4 MB, 8 MB, 16 MB, 32 MB
  • Aufgabe Webseiten-Skript ausführen, Tabelle neu berechnen, Fotofilter anwenden, Großes Programm kompilieren, Video exportieren
  • Paralleler Anteil der Aufgabe 0–100 %
  • Pipelining
  • Programm für Speicherzugriffe Array der Reihe nach lesen, Kleines Array (12 Elemente) 5-mal nutzen, Großes Array (40 Elemente) 3-mal nutzen, Zufällige Lesezugriffe

Fragen zum Erkunden

  1. Warum beschleunigt der Wechsel von 8 auf 16 Kerne das Webseiten-Skript kaum?
  2. Warum ergibt das Lesen eines Arrays der Reihe nach 75 % L1-Treffer, obwohl jedes Element neu ist?
  3. Warum kostet der Schritt von 4 auf 5 GHz viel mehr Leistung als der von 1 auf 2 GHz?

Ähnliche Simulationen